Electronica Digitala Aplicatii 104 Pag

  • Published on
    02-Aug-2015

  • View
    141

  • Download
    6

Embed Size (px)

Transcript

Cuprins

Prefa

3

1

Familii logice 1.1 Consideraii teoretice 1.1.1 Poarta TTL standard 1.1.2 Poarta logic CMOS 1.1.3 Zgomote i reflexii 1.2 Demonstraii practice 1.3 Probleme rezolvate

7 7 7 11 14 19 24

2

Sisteme combinaionale 2.1 Consideraii teoretice 2.1.1 Implementarea cu pori logice 2.1.2 Implementarea cu multiplexoare/demultiplexoare 2.2 Demonstraii practice 2.3 Probleme rezolvate

31 31 31 33 35 40

3

Circuite de impuls 3.1 Consideraii teoretice 3.1.1 Circuite astabile 3.1.2 Circuite monostabile

45 45 45 48

3.1.3 Circuite bistabile 3.2 Demonstraii practice 3.3 Probleme rezolvate

49 50 54

4

Sisteme secveniale 4.1 Consideraii teoretice 4.1.1 Sisteme secveniale asincrone 4.1.2 Sisteme secveniale sincrone 4.1.3 Hazard 4.2 Demonstraii practice 4.3 Probleme rezolvate

59 59 59 62 63 64 69

5

Structuri programabile 5.1 Consideraii teoretice 5.1.1 Memoria ROM 5.1.2 Memoria RAM 5.1.3 Structuri PLD 5.1.4 Structuri FPGA 5.2 Demonstraii practice 5.3 Probleme rezolvate

79 79 79 80 81 83 84 88

6

Analiza i sinteza automat 6.1 Consideraii teoretice 6.1.1 Analiza circuitelor prin simulare PSPICE 6.1.2 Sinteza circuitelor folosind limbajul VHDL 6.2 Demonstraii practice 6.3 Probleme rezolvate

91 91 91 97 101 106

Bibliografie

109

1

FAMILII LOGICE

Aplicaiile din acest capitol i propun s prezinte familiile de pori logice TTL i CMOS, s fac un studiu comparativ al parametrilor i caracteristicilor unor pori logice realizate n cele dou tehnologii fundamentale i s analizeze sursele posibile de zgomote n sistemele reale cu circuite integrate numerice.

1.1 Consideraii teoretice1.1.1 Poarta TTL standardStructura porii I-NU (NAND) n tehnologie TTL standard este dat n figura 1.1. Dac tensiunea pe cel puin una dintre intrri este nul, tranzistorul T1 are cel puin o jonciune polarizat direct i potenialul bazei lui T1 este de circa 0,6V. n aceste condiii, tranzistorii T2 i T3 sunt blocai, iar tranzistorul T4 conduce, rezultnd la ieire starea 1 logic. Tensiunea la ieire este VOH (Voltage Output High):

VOH = VCC VBE ( T 4 ) VF ( D1)R14K

R2 1K6 T1 T2 R31K

R4 130 T4 D1 T3

Vcc A. B

A B DA DB

A Vout B

Fig. 1.1 Structura porii I-NU n tehnologie TTL standard

8

1 FAMILII LOGICE

Fig. 1.2 Caracteristica de transfer a inversorului TTL standard

Fig. 1.3 Consumul de curent de la sursa de alimentare Dac tensiunile pe intrri sunt n 1 logic, jonciunea BC a tranzistorului T1 conduce, polariznd baza tranzistorului T2. Intrarea n conducie a lui T2 determin i conducia lui T3, rezultnd la ieire 0 logic. Tensiunea la ieire este VOL (Voltage Output Low):

VOL = VCEsat ( T 3)Caracteristica Vout = f (Vin ) se numete caracteristica de transfer de tensiune a porii i are forma din figura 1.2, pentru o anumit tensiune de alimentare i temperatur. Tensiunea de intrare se aplic simultan pe cele 2 intrri A i B ale porii, care devine astfel un simplu inversor. Variaia consumului de curent de la sursa de alimentare se poate vedea pe caracteristica din figura 1.3. Standardul TTL garanteaz anumite valori de tensiune pentru cele patru nivele logice de ieire i intrare n poarta logic. Pentru o ncrcare a ieirii cu 10 intrri TTL standard (fan-out = 10), aceste nivele garantate sunt:

1.1 Consideraii teoretice

9

- V IL , nivelul de tensiune necesar pentru a avea 0 logic la intrare: VIL V IL max = 0,8 V - VIH , nivelul de tensiune necesar pentru a avea 1 logic la intrare: VIH VIH min = 2 V - VOL , nivelul de tensiune de la ieire n starea 0 logic: VOL VOL max = 0,4 V Caracteristica I in = f (Vin ) se numete caracteristic de intrare i este reprezentat n figura 1.4, pentru o anumit tensiune de alimentare i temperatur. Caracteristica - VOH , nivelul de tensiune de la ieire n starea 1 logic: VOH VOH min = 2,4 V .

Vout = f ( I out ) se numete caracteristic de ieire. Exist dou caracteristici de ieire, cte una pentru fiecare din cele dou stri logice (figurile 1.5 i 1.6). Figura 1.7 prezint o comparaie ntre caracteristicile de transfer pentru diverse grupe ale familiei logice TTL. Se observ asemnarea lor, deci putem spune c toate grupele TTL se pot interconecta direct, cu observaia c frecvena de lucru trebuie s fie mai mic dect frecvena maxim a celor mai lente circuite din structur.

Structura porii I-NU cu colector n gol (open colector) este reprezentat n figura 1.8. n circuitul de ieire a tranzistorului cu colector n gol se conecteaz rezistena RC . Aceast modificare permite deplasarea nivelului semnalului logic de la ieire din TTL (circa 0 - 4V) n 0 - Vcc , unde Vcc poate fi o tensiune mai mare de 5V. Configuraia cu colector n gol permite i realizarea funciei logice I, prin conectarea direct a ieirilor, fr a mai utiliza alte pori logice n acest scop. Circuitul astfel obinut se numete I CABLAT, deoarece funcia I a fost obinut numai prin cablarea mpreun a ieirilor.

Fig. 1.4 Caracteristica de intrare

Fig. 1.5 Caracteristica de ieire n 1 logic

Fig. 1.6 Caracteristica de ieire n 0 logic

Fig. 1.7 Diverse grupe TTL

10R14K 1K6

1 FAMILII LOGICE

R2

Vcc RC T2 Vout T3

+ A B RC

A B DA D B

T1 R31K

*

A.B

Fig. 1.8 Structura porii I-NU cu colector n golVCC RCIIH IOHIOL

VCC RCI IL

. .

IOH

. . .

. . .

. .I IL

IOH IIH

N n curenii n circuit pentru 1 logic

N n curenii n circuit pentru 0 logic

Fig. 1.9 Calculul rezistenei RC Dezavantajul acestei structuri este dat de faptul c rezistena de ieire este dat de valoarea rezistenei RC , valoare mai mare dect rezistena de ieire a etajului n contratimp de la poarta standard. Valoarea rezistenei RC depinde de numrul n al porilor cu colector n gol conectate n paralel i de numrul N al sarcinilor comandate. Din condiia de respectare a nivelelor standard de tensiune pentru fiecare dintre cele dou nivele logice rezult dou valori pentru RC , iar valoarea rezistenei se alege n acest interval. pentru 1 logic:VOH = VCC ( n I OH + N I IH ) RC VOH min , deci RC max =

VCC VOH min n I OH max + N I IH maxVCC VOL max I OL max N I IL max

pentru 0 logic:

VOL = VCC (I OL N I IL ) RC VOL max , deci RC min =

1.1 Consideraii teoretice

111.1.2 Poarta logic CMOS

iar caracteristica I (V+ ) = f (Vin ) este caracteristica de curent (n figura 1.10, I (V+ ) este notat cu I (VDD ) ; valoarea negativ a curentului indic faptul c acesta este absorbit de la surs). Sunt puse n eviden 5 regiuni pe parcursul variaiei tensiunii de intrare n domeniul 0..V+ : - n regiunea I, pentru Vin VTN , unde VTN este tensiunea prag pentru tranzistorul T1 (nMOS), T1 blocat i T2 este n conducie liniar, iar Vout = V+ . Consumul de curent de la sursa de alimentare este practic nul, unul dintre tranzistoare fiind blocat; - n regiunea II, definit pentru intervalul VTN < Vin Vout VTP , T1 este saturat i T2 rmne n conducie liniar. VTP este tensiunea prag pentru tranzistorul T2 (pMOS) i are o valoare negativ; - n regiunea III, definit pentru intervalul Vout VTP < Vin Vout + VTN , ambele tranzistoare sunt saturate, iar consumul de curent de la surs este maxim. Regiunea IV ofer o comportare identic cu regiunea II, dar de data aceasta strile tranzistoarelor sunt inversate, adic T1 este n conducie liniar, iar T2 este n saturaie, iar n regiunea V, tranzistorul T1 rmne n conducie liniar, iar T2 intr n blocare.V+= 15V

Configuraia logic fundamental la circuitele CMOS (Complementary-symmetry MOS) este cea de inversor, configuraie prezentat n figura 1.10. Dac la intrare se aplic nivelul logic 1 (tensiunea V+), tranzistorul T1 intr n conducie i tranzistorul T2 se blocheaz, iar la ieire nivelul logic este 0 (o tensiune practic nul). La aplicarea unei tensiuni nule pe intrare se blocheaz T1 i intr n conducie T2, ieirea fiind n acest caz la nivelul logic 1 (tensiunea de alimentare V+). Caracteristica Vout = f (Vin ) se numete caracteristica de transfer de tensiune a porii,

Vin

T2 Vout T1

Fig. 1.10 Structura de inversor CMOS i caracteristicile de transfer

12

1 FAMILII LOGICE

Datorit faptului c cele dou tranzistoare din structur au caracteristici aproape identice, pragul de basculare a strii logice este situat la jumtatea excursiei semnalului logic de intrare i la jumtatea tensiunii de alimentare, frontul cresctor al semnalului de ieire este aproximativ egal cu cel descresctor, iar consumul static de curent este practic nul (familie logic ideal). Configuraia unei pori logice n tehnologie CMOS este direct legat de funcia logic cerut. Structura din figura 1.11 este o poart I-NU cu 2 intrri, dar ieirea din nodul 4 este trecut prin alte dou structuri inversoare ca cele din figura 1.10 pentru a obine o caracteristic ct mai apropiat de una ideal i pentru a asigura simetria ieirii fa de V+ i fa de mas. Ieirea din nodul 7 al structurii este ieirea porii logice, ieire care este disponibil la unul dintre pinii circuitului integrat. Simulrile s-au fcut pentru o tensiune de alimentare de +15V, dar, la circuitele CMOS din seria 4000, de care ne ocupm la laborator, tensiunile de alimentare pot fi alese ntre +3V (tensiune impus de existena obligatorie a zonelor I i V din figura 1.10, tiind c VTN VTP 1,5V ) i +18V, sau chiar +20V, n funcie de structura circuitului respectiv.

Nivelele logice de ieire i intrare garantate prin standard sunt: - V IL , nivelul de tensiune necesar pentru a avea 0 logic la intrare: VIL VIL max = 30% V+ - VIH , nivelul de tensiune necesar pentru a avea 1 logic la intrare: V IH V IH min = 70% V + - VOL , nivelul de tensiune de la ieire n starea 0 logic: V