Układy FPGA

  • View
    314

  • Download
    3

Embed Size (px)

Transcript

UKADY FPGAPiotr Spyra, Micha Urbaniak Ukady elektroniczne wielkiej skali integracji Wydzia Informatyki Politechnika Poznaska

METODOLOGIA PROJEKTOWANIA UKADW CYFROWYCH Z WYKORZYSTANIEM HDL

METODY PROJEKTOWANIA UKADWCYFROWYCHMetody projektowania ukadw scalonych: Bottom-up od pojedynczego elementu do ukadu, Top-down od funkcji ukadu do jego fizycznej realizacji Do modelowania ukadw najczciej uywa si: Schematw logicznych, Diagramw stanw, Jzykw opisu sprztu takich jak VHDL i Verilog Jzyki opisu sprztu (HDL) zyskay spor popularno dziki narzdziom do syntezy logicznej. Dziki nim moliwa jest automatyczna zamiana abstrakcyjnego opisu na list pocze w zadanej technologii.

UKADY ELEKTRONICZNE WIELKIEJ SKALI INTEGRACJI NA PRZYKADZIE FPGA

FPGA reprogramowalny ukad logiczny. Podstawowymi elementami s:Matryca z blokami logicznymi (CLB), Programowalne poczenia midzy blokami, Programowalne ukady wejcia/wyjcia.

Zaprogramowanie FPGA jest rwnoznaczne ze stworzeniem sprztowego odwzorowania opracowanego algorytmu. FPGA mog zawiera od kilkudziesiciu do dziesitkw tysicy blokw logicznych.

RODZAJ TECHNOLOGII WYKORZYSTYWANYCH DO ZAPAMITYWANIA KONFIGURACJI FPGASRAM pami statyczna, konfiguracja przepada w chwili odcicia zasilania. EEPROM, FLASH zapamituj konfiguracj take w przypadku braku zasilania. Fuse, antifuse trway zapis poprzez przepalenie cieek, stworzenie staych pocze pomidzy blokami logicznymi. Charakteryzuje si wysok odpornoci na impuls elektromagnetyczny.

ZASTOSOWANIE UKADW FPGA

Robotyka i sterowanie maszynamiUkadach obsugi wentylatorw, Pomp, Kompresorw, Tamocigw,

Obrbka sygnawPomiar szerokoci impulsw, Realizacja filtrw cyfrowych, Pomiar pozycji lub prdkoci obrotowej z enkoderw cyfrowych

Projektowanie prototypw ukadw ASIC

PRODUCENCI UKADW FPGAWiodc rol na rynku odgrywa obecnie czterech dostawcw: Xilinx, Altera, Atmel, Lattice Semiconductor. Znale mona take ukady takich producentw jak Actel, Cypress, QuickLogic.

RODZINY FPGA FIRMY XILINX

Przestarzae rodziny

XC3000, XC4000, XC5200 Stare technologie 0.5m, 0.35m i 0.25m. Nie zalecane dla nowych projektw Spartan/XL pochodna XC4000 Spartan-II pochodna Virtex Spartan IE pochodna Virtex-E Spartan-3, Spartan 3E, Spartan 3L Virtex (220nm) Virtex E, Virtex EM (180nm) Virtex-II, Virtex-II PRO (130nm) Virtex 4 (90nm) Virtex 5 (65nm)

Tanie rodziny

Wydajne rodziny

PROGRAMY SUCE DO PROJEKTOWANIA APLIKACJI DLA UKADW FPGANa rynku dostpne s take programy i narzdzia uatwiajce i przyspieszajce proces projektowania specyficznych aplikacji dla FPGA, np.: Xilinx Targeted Design Platform zawiera podstawowe elementy niezbdne w przygotowaniu przemysowych aplikacji wizualizacyjnych HyperKinetix (firmy Atlantix) dedykowany do aplikacji napdowych, uatwiajcy opracowywanie aplikacji z ukadami FPGA dla cyfrowych sterownikw napdw Opal Kelly zawiera gotowe moduy zapewniajce niezawodno przy opracowywaniu aplikacji wymagajcych wsppracy FPGA z moduami wyposaonymi w procesor lub dziaajcymi na bazie przemysowych komputerw PC.

BUDOWA FPGA NA PRZYKADZIE RODZINY SPARTAN 3 FIRMY XILINXBlok CLB IOB Globalne systemy zegarowe DCM Sprztowe multiplakatory Pami Block RAM

Schemat blokowy ukazujcy budow ukadw Spartan 3 rdo: Elektronika Praktyczna

CLB

Budowa komrki logicznej CLB w ukadach Spartan 3 rdo: Elektronika Praktyczna

IOB I UCFInput-Output Block Zadaniem komrek IOB jest zapewnienie dwukierunkowej wymiany danych pomidzy CLB a otoczeniem.

User Constraints File W pliku UCF znajduj si przypisania sygnaw do konkretnych wyprowadze ukadu

NET test LOC = 88

GLOBALNE LINIE ZEGAROWEStandardowe poczenia pomidzy CLB s podzielone na krtkie segmenty zmniejszenie czstotliwoci taktowania projektu. GLZ su m.in. do dystrybucji niezalenych sygnaw zegarowych.

DCM DIGITAL CLOCK MANAGER

Elementy w strukturze FPGA pomimo taktowania sygnaem zegarowym pochodzcym z jednego rda nie s taktowane jednoczenie.

Rny czas dystrybucji sygnau w zalenoci od:Trasy jak pokonuje, Odlegoci pomidzy rdem i celem, Liczby wej taktowanych jednoczenie

DCM pozwala kompensowa rnice faz sygnaw zegarowych W prostych aplikacjach uywanie DCM nie jest konieczne.

MULTIPLIKATORYPozwalaj mnoy dwie liczby 18 bitowe, Praca w trybie

Asynchronicznym, Synchronicznym (synchronizowane sygnaem zeg.)

SRAM I BLOCKRAMSRAM konfigurowalna pami, Liczba niezalenych blokw BlockRAM oraz jej pojemno zaley od typu ukadu, Moliwo zapisu oraz odczytu z rnych adresw (pami dwuportowa), Konfiguracja blokw pamici:

Jednoportowa, Dwuportowa, FIFO, CAM (Content Addressable Memory), ROM.

RNICE FPGA ORAZ CLPD

FPGA Struktura tablicowa Dua ilo zasobw Dua dowolno czenia zasobw rednia szybko

CLPD Struktura niejednorodna rednia ilo zasobw Narzucona struktura pocze Dua szybko

Drosze od CLPD

Nisza cena

DIGILENT NEXYS

DIGILENT NEXYS II

DIGILENT HW-SPAR3E-SK

LITERATURAhttp://www.controlengpolska.com/menugorne/artykul/article/uklady-fpga-w-automatycenowe-mozliwosci-izastosowania.html?tx_ttnews[backPid]=846&cHa sh=3cf50529b4 http://budinfo24.pl/index.php/elektrykaelektronik a/uklady-cyfrowe/122-klasyfikacja-ukladowcyfrowych http://willow.iie.uz.zgora.pl/~jbiegano/verilog/mai n.html Elektronika Praktyczna 2006, Ukady FPGA w przykadach.